利用VHDL設計一個6位移位寄存器？

用VHDL描述異步復位，同步置數和移位使能8位右移移位寄存器。

library ieee;use ieee.std_logic_1164.all;entity sreg8b is port(clk,rst:in std_logic; load,en:in std_logic; din:in std_logic_vector(7 downto 0)

; qb:out std_logic)

;end sreg8b;architecture behan of sreg8b is signal reg8:std_logic_vector(7 downto 0)

; begin process(clk,rst,load,en) begin if(rst='1'

)then reg8